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Apostila Sistema Digital IV, Notas de estudo de Tecnologia Industrial

Circuitos Sequenciais

Tipologia: Notas de estudo

Antes de 2010

Compartilhado em 04/12/2009

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anderson-goulart-7 🇧🇷

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Baixe Apostila Sistema Digital IV e outras Notas de estudo em PDF para Tecnologia Industrial, somente na Docsity! 4 Circuitos Seqüenciais Conforme já citado no capítulo 3, os circuitos lógicos dos sistemas digitais podem ser de dois tipos: circuitos combinacionais ou circuitos seqüenciais. Um circuito combinacional é constituído de um conjunto de portas lógicas, as quais determinam os valores das saídas diretamente a partir dos valores atuais das entradas. A figura 4.1 mostra o diagrama de blocos de um circuito seqüencial. Um circuito seqüencial é composto por um circuito combinacional e elementos de memória. As entradas e as saídas do circuito seqüencial estão conectadas somente ao circuito combinacional. Os elementos de memória são circuitos capazes de armazenar informação codificada em binário. Algumas das saídas do circuito combinacional são entradas para os elementos de memória, recebendo o nome de variáveis do próximo estado. Já as saídas dos elementos de memória constituem parte das entradas para o circuito combinacional e recebem o nome de variáveis do estado atual. As conexões entre o circuito combinacional e os elementos de memória configuram o que se costuma chamar laço de realimentação, pois a saída de um bloco é entrada para o outro e vice-versa. A informação armazenada nos elementos de memória num dado instante determina o estado em que se encontra o circuito seqüencial. O circuito seqüencial recebe informação binária das entradas que, juntamente com a informação do estado atual, determinam os valores das saídas e os valores do próximo estado (vide figura 4.1). Desta forma, fica evidente que as saídas de um circuito seqüencial dependem não apenas das entradas, mas também do estado atual, armazenado nos elementos de memória. E o mesmo pode ser dito para as variáveis de próximo estado. Em função deste comportamento seqüencial, um circuito seqüencial é especificado pela seqüência temporal de entradas, saídas e estados internos. circuito combinacional elementos de memória.. . . . . . . . . . . . . . entradas saídas variáveis do estado atual variáveis do próximo estado  Figura 4.1 - Diagrama de blocos de um circuito seqüencial. Os circuitos seqüenciais podem ser divididos em dois tipos, conforme o comportamento temporal dos seus sinais: síncronos e assíncronos. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-2 O comportamento de um circuito seqüencial assíncrono depende da ordem segundo a qual as entradas mudam e o estado do circuito pode se alterar a qualquer tempo, como conseqüência de uma mudança de suas entradas. Os elementos de memória utilizados nos circuitos seqüenciais assíncronos apresentam uma capacidade de armazenamento que está associada diretamente ao atraso de propagação dos circuitos que os compõem. Em outras palavras, o tempo que esses circuitos levam para propagar uma mudança de suas entradas até suas saídas pode ser encarado como o tempo durante o qual eles retêm os valores aplicados antes da mudança, e esse fenômeno coincide com o conceito de memória, para os circuitos digitais. Nos circuitos seqüenciais assíncronos, os elementos de memória são compostos por portas lógicas que provêem um atraso de propagação com valor adequado para o funcionamento do circuito. Então, um circuito seqüencial assíncrono pode ser visto como um circuito combinacional com realimentação. O projeto de circuitos com realimentação apresenta grandes dificuldades, uma vez que seu funcionamento correto é dependente das características temporais dos componentes (portas lógicas e fios). A principal dificuldade provém do fato de que os componentes apresentam atrasos que não são fixos, podendo ser diferentes mesmo para exemplares com mesma função e de um mesmo fabricante. Desta forma, os circuitos seqüenciais assíncronos têm sido evitados, sempre que possível, em favor do uso de circuitos seqüenciais síncronos. Um circuito seqüencial síncrono utiliza um sinal especial denominado de relógio (clock, em inglês) o qual tem a função de cadenciar uma eventual troca de estado. A figura 4.2 mostra um exemplo de sinal de relógio. A forma de onda de um sinal de relógio é dita monótona, pois não se altera ao longo do tempo. Nela podem ser identificados a borda de subida, a borda de descida, o nível lógico zero e o nível lógico um. O tempo que decorre para o sinal se repetir é denominado período e é representado por T. Por exemplo, o tempo entre duas bordas de subida sucessivas é igual a T. Da mesma forma, o tempo entre duas bordas de descida sucessivas é igual a T. borda ascendente borda descendente período (T) nível alto nível baixo Figura 4.2 - Exemplo de sinal de relógio (clock). A freqüência de um sinal de relógio, representada por f, é definida como sendo o inverso do período, ou seja: f = 1 T (4.1) Para medir-se o período, usa-se os múltiplos do segundo: ms (milissegundo = 10-3s), µs (microssegundo = 10-6s), ns (nanossegundo = 10-9s) e ps (picossegundo = 10-12s). Para medir- se a freqüência, usa-se os múltiplos do hertz: kHz (quilohertz = 10+3Hz), MHz (megahertz = 10+6Hz) e GHz (gigahertz = 10+9Hz). Um hertz equivale a 1/1s (i.e., o hertz é o inverso do segundo). Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-5 Assumindo o estado determinado no passo 1 como sendo o estado inicial, aplicação de uma nova combinação de entradas para verificar como o circuito se comporta (se muda de estado ou não); Repetição dos passos 1 e 2 para cada combinação de entradas capaz de determinar o estado do circuito de maneira independente. A partir do procedimento anterior encontrar-se-á uma tabela de comportamento denominada tabela de transição de estados (ou simplesmente, tabela de transição), a qual é característica deste latch. Em particular, cada latch e cada flip-flop possui um comportamento que pode ser expresso em termos de uma tabela de transferência que lhe é própria. Para o latch RS da figura 4.4, imaginemos que sejam aplicados simultaneamente os valores 1 e 0 às entradas R e S, respectivamente, no instante de tempo t0. Ora, sabemos que o valor 1 aplicado a qualquer uma das entradas de uma porta nor determina o valor da saída desta porta como sendo 0, independente dos valores das demais entradas. Logo, se for aplicado R=1 e S=0 em t0, a saída Q se estabilizará com valor 0 em t0+td(n1), onde td(n1) é o atraso da porta nor n1. Como existe uma ligação física (ou seja, um fio) entre Q e uma das entradas da porta nor n2, a partir do tempo t0+td(n1) ambas entradas desta porta estarão estabilizadas em 0. Então, a partir do tempo t0+td(n1)+td(n2), onde td(n2) é o atraso da porta nor n2, a saída Q estará estabilizada com o valor lógico 1. Imaginemos agora que na seqüência de operação deste latch foram aplicados os valores R=0 e S=0 às suas entradas no instante de tempo t1, com t1>t0+td(n1)+td(n2) (ou seja, bem depois da aplicação de R=1 e S=0). Em função dos atrasos das portas n1 e n2, as saídas Q e Q não se alterarão imediatamente. Logo, para efeitos de análise, podemos considerar que a entrada de n1 que está conectada a Q continua com o valor lógico 1 e que a entrada de n2 que está conectada a Q continua com o valor lógico 0. Desta forma, logo após o instante t1, n1 terá 0 e 1 em suas entradas, fazendo com que sua saída, que é a saída Q do circuito, permaneça no valor lógico 0. De maneira semelhante, logo após t1, n2 terá em suas entradas 0 e 0, fazendo com que sua saída, que é a saída Q do latch, permaneça com o valor lógico 1. As formas de onda que ilustram o resultado da aplicação sucessiva destes dois “vetores de entrada” (R=1;S=0) e (R=0;S=0) no latch RS são mostradas na figura 4.5. Suponhamos agora que a seqüência de valores aplicados às entradas do latch é (R=0;S=1) em t0 e (R=0;S=0), em t1. Então, em t0+td(n2) a saída Q se estabilizará com o valor lógico 0. Como existe uma ligação física entre a saída Q e uma das entradas da porta nor n1, após o instante t0+td(n2) ambas entradas de n1 estarão estabilizadas em 0. Então, a partir do instante t0+td(n2)+td(n1), a saída Q estará estabilizada com o valor lógico 1. Supondo novamente que t1>t0+td(n2)+td(n1), podemos admitir que imediatamente após t1 as saídas Q e Q ainda se mantêm com seus valores anteriores, quais sejam Q=1 e Q =0. Desta forma, n1 terá o valor lógico 0 em ambas entradas, resultando que Q se mantém em 1. De forma similar, n2 terá em suas entradas os valores 1 e 0, resultando que Q se mantém em 0. A figura 4.6 mostra as formas de onda resultantes da aplicação do vetor de entrada (R=0;S=1) em t0, seguido do vetor (R=0;S=0), em t1. Note que td(n1) e td(n2) podem ser valores bem diferentes. Note ainda que em ambos casos, o atraso para a estabilização do latch sempre será td(n1)+td(n2). Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-6 R S Q Q nada muda nas saídas após t1 t0 t1 td(n1) td(n2) valor indeterminado (=desconhecido) Figura 4.5 -Formas de onda para aplicação do vetor de entrada (R=1;S=0) seguido do vetor (R=0;S=0) no latch RS. R S Q Q nada muda nas saídas após t1 t0 t1 td(n1)td(n2) valor indeterminado (=desconhecido) Figura 4.6 -Formas de onda para aplicação do vetor de entrada (R=0;S=1) seguido do vetor (R=0;S=0) no latch RS. Note que para todas as situações estudadas até aqui, os valores exibidos pelas saídas Q e Q são sempre complementares. É justamente por esse motivo que elas recebem essas denominações. Entretanto, se aplicarmos o vetor de entrada (R=1;S=1), ambas saídas se estabilizarão em 1, o que conflita com o que foi colocado anteriormente. Ora, se um latch deve ser capaz de armazenar um dentre os dois estados possíveis para uma variável Booleana e se o estado está associado ao valor de Q e Q (Q exibe o estado e Q , o seu complemento), então qual seria o estado representado pela situação Q=1 e Q =1? Por não haver uma resposta plausível a essa pergunta, foi convencionado que esse seria um estado proibido (ou indeterminado), de modo que a situação (R=1;S=1) deve sempre ser evitada, no caso do latch RS. Conforme já mencionado na introdução dessa seção, um latch, assim como um flip-flop, pode assumir um dentre dois estados possíveis. Esses estados correspondem aos valores que uma variável Booleana pode assumir, ou seja, 0 e 1. O estado 0 também é chamado estado reset e o estado 1 é também chamado estado set. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-7 Analisando-se a situação mostrada pelas formas de onda da figura 4.5, conclui-se que a aplicação do vetor (R=1;S=0) faz com que o latch vá para o estado set (i.e., a saída Q estabiliza com o valor lógico 1), independente de seu estado anterior. Se após isso for aplicado o vetor (R=0;S=0), o latch não muda o seu estado. Avaliando-se agora as formas de onda da figura 4.6, conclui-se que a aplicação do vetor (R=0;S=1) faz com que o latch vá para o estado reset (i.e., a saída Q estabiliza com o valor lógico 0), independente de seu estado anterior. Se após isso for aplicado o vetor (R=0;S=0), o latch não muda o seu estado. Finalmente, pode-se afirmar que a aplicação do vetor (R=0;S=0) não muda o estado em que o latch está. Por outro lado, o vetor (R=1;S=1) deve ser evitado, pos conduzir ao estado proibido. Essas informações podem ser resumidas pela tabela que segue: R S Q Q ação 1 0 0 1 vai para estado reset 0 0 0 1 mantém estado reset (= estado anterior) 0 1 1 0 vai para estado set 0 0 1 0 mantém estado set (= estado anterior) 1 1 0 0 estado proibido Tabela 4.1 - Resumo do funcionamento seqüencial do latch RS. A tabela anterior pode ser escrita de maneira mais compacta, de modo a incorporar a informação da dependência temporal. R S Qt+1 comentário 0 0 Qt mantém estado anterior 0 1 1 estado set 1 0 0 estado reset 1 1 - proibido Tabela 4.2 - Tabela de transição de estados para o latch RS. A tabela 4.2 lista os valores possíveis para as entradas nas colunas mais à esquerda, admitindo que esses valores estão sendo aplicados no instante presente t. Para cada situação de entradas, o novo valor da saída (e portanto, o novo estado do latch) para o instante imediatamente posterior t+1 encontra-se na coluna mais à direita. Como a saída Q sempre exibe o complemento da saída Q, apenas o valor de Q é listado, ficando Q subentendido. O comportamento de circuitos seqüenciais pode também ser expresso por meio de um diagrama denominado diagrama de estados. Sendo o latch RS um circuito seqüecial, pode-se usar um diagrama de estados para representar seu funcionamento, conforme mostrado na figura 4.7. No diagrama da figura 4.7, os estados reset e set estão representados por nodos (círculos). A transição entre estados é mostrada por uma aresta (seta). A condição de entradas segundo a qual uma determinada transição pode ocorrer está definida junto a aresta respectiva. Por exemplo, estando o latch RS no estado reset, para que ele vá para o estado set é necessário que R=0 e S=1. Caso R=0 e S=0, o latch RS ficará no estado em que se encontra. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-10 A figura 4.11 mostra o símbolo do latch RS controlado. R S Q C Q Figura 4.11 - Símbolo do latch RS controlado. Exemplo 4.3: desenhar as formas de onda para as saídas do latch RS abaixo, a partir das formas de onda fornecidas para as entradas C, R e S. Q C R S Q t1 t2 t3 t4 R S Q C Q 4.1.3 O Latch D A necessidade de evitar a ocorrência do estado proibido é um detalhe que dificulta o projeto de circuitos seqüenciais com latches RS. O latch D é construído a partir do latch RS, de maneira tal que, pela colocação de um inversor entre as entradas S e R, fica assegurado que nunca ocorrerá a situação de entradas R=1 e S=1, responsáveis pelo surgimento do estado proibido (figura 4.12). Desta forma, a tabela de transição do latch D pode ser derivada da tabela do latch RS controlado, onde as entradas R e S passam a ser a entrada D (com D=S). Duas combinações de entradas desaparecem: uma que resultava na manutenção do estado e outra que resultava no estado proibido. A tabela de transição do latch D é mostrada na tabela 4.3 e seu símbolo, na figura 4.13. R S Q C Q D C Figura 4.12: latch D. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-11 C D Qt+1 comentário 0 X Qt mantém estado anterior 1 0 0 estado reset 1 1 1 estado set Tabela 4.4 - Tabela de transição de estados para o latch D. D Q C Q Figura 4.13 - Símbolo do latch D. Exemplo 4.4: desenhar as formas de onda para as saídas do latch D abaixo, a partir das formas de onda fornecidas para as entradas. D Q C Q Q C D Q t1 t2 t3 t4 4.1.4 Latches com lógica de ativação complementar Os latches vistos até aqui apresentam lógica de ativação direta, isto é, estão ativados enquanto o controle estiver no nível lógico 1 e desativados enquanto o controle estiver no nível lógico 0. É possível inverter-se essa lógica de ativação pela simples inserção de um inversor antes da entrada de controle. Assim, um latch com lógica de ativação complementar (ou negada ou invertida) está ativado enquanto o controle vale 0 e desativado enquanto o controle vale 1. A figura 4.14 mostra os símbolos do latch RS controlado e do latch D, ambos com lógica de ativação complementar. Repare que a indicação da lógica de ativação complementar é feita por meio de um círculo colocado antes da entrada de controle. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-12 (a) (b) D Q C Q R S Q C Q Figura 4.14 - Símbolo do latch RS controlado (a) e do latch D (b), ambos com lógica de ativação complementar. As tabelas 4.5 e 4.6 mostram o funcionamento destes latches com lógica de ativação negada. Comparando-se com as tabelas de transição dos latches correspondentes com lógica de ativação direta, nota-se que as ações são as mesmas; apenas o que muda é o nível do sinal de controle necessário para ativá-los. C R S Qt+1 comentário 1 X X Qt mantém estado anterior 0 0 0 Qt mantém estado anterior 0 0 1 1 estado set 0 1 0 0 estado reset 0 1 1 - proibido Tabela 4.5 - Tabela de transição de estados para o latch RS controlado com lógica de ativação negada. C D Qt+1 comentário 1 X Qt mantém estado anterior 0 0 0 estado reset 0 1 1 estado set Tabela 4.6 - Tabela de transição de estados para o latch D com lógica de ativação negada. Exemplo 4.5: desenhar as formas de onda para as saídas do latch RS abaixo, a partir das formas de onda fornecidas. R S Q C Q Q C R S Q t1 t2 t3 t4 Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-15 D Q C Q D Q C Q D Q C Q D Q C Q dado controle Q3 Q2 Q1 Q0 controle dado Q3 Q2 Q1 Q0 4.2.2 Flip-flops disparados pela borda Um flip-flop disparado pela borda (também referenciado por sensível à borda) ignora o sinal de controle enquanto este se encontra estável num dos dois níveis lógicos. Porém, quando o sinal de controle passa por uma transição, o flip-flop disparado pela borda fica ativado por um breve instante durante o qual as entradas podem (ou não) determinar a troca de seu estado. Dependendo da maneira como é construído, o flip-flop será disparado ou somente pela borda ascendente ou somente pela borda descendente. A figura 4.17 mostra o circuito de um flip-flop D disparado pela borda ascendente, feito com portas nand de duas entradas. D C R S Q Q Figura 4.17 - Flip-flop D disparado pela borda ascendente. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-16 A tabela de transição de um flip-flop D disparado pela borda ascendente é mostrada a seguir. C D Qt+1 comentário ≠↑ X Qt mantém estado anterior ↑ 0 0 estado reset ↑ 1 1 estado set Tabela 4.7 - Tabela de transição de estados para o flip-flop D disparado pela borda ascendente. Na tabela anterior, o símbolo ↑ indica que a ativação do flip-flop é instantânea e só ocorre durante as bordas ascendentes do sinal de controle C. Por outro lado, entre duas bordas ascendentes consecutivas do sinal de controle, o flip-flop mantém o estado anteriormente armazenado. O símbolo do flip-flop D é mostrado na figura 4.18; o triângulo colocado na entrada de controle C indica que a ativação se dá pela borda ascendente (e não pelo nível lógico, como ocorre no latch D). D Q C Q Figura 4.18 - Símbolo do flip-flop D disparado pela borda ascendente. Exemplo 4.8: traçar as formas de onda para as saídas do flip-flop que segue, a partir das formas de onda fornecidas. D Q C Q Q C D Q Além do flip-flop D existe também o flip-flop JK, cujo funcionamento é mostrado na tabela 4.8. Note que seu funcionamento assemelha-se ao do latch RS, exceto que a combinação de entradas (J=1;K=1) não leva a um estado proibido, mas sim à complementação do estado anterior. Da mesma forma que o flip-flop D, esse flip-flop é ativado instantaneamente durante a passagem de uma borda ascendente do sinal de controle. Entre duas bordas ascendentes consecutivas, o flip-flop mantém o estado anterior. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-17 C J K Qt+1 comentário ≠↑ X X Qt mantém estado anterior ↑ 0 0 Qt mantém estado anterior ↑ 0 1 0 estado reset ↑ 1 0 1 estado set ↑ 1 1 Qt complementa estado anterior Tabela 4.8 - Tabela de transição de estados para o flip-flop JK disparado pela borda ascendente. O símbolo do flip-flop JK disparado pela borda ascendente é mostrado na figura 4.19. Também nesse símbolo, o triângulo na entrada de controle indica que a ativação se dá pela borda ascendente. J Q C QK Figura 4.19 - Símbolo do flip-flop JK disparado pela borda ascendente. Exemplo 4.9: traçar as formas de onda para as saídas do flip-flop JK que segue, a partir das formas de onda fornecidas. J Q C QK Q C J Q K 4.2.3 Flip-flops disparados pela borda descendente Um flip-flop disparado pela borda descendente é ativado apenas no instante em que o sinal de controle passa pela borda descendente. Nesse instante, o flip-flop amostra os sinais das entradas (D ou J e K), podendo mudar de estado conforme o valor destas entradas. Entre duas bordas descendentes consecutivas, o flip-flop mantém o estado anterior. As tabelas 4.9 e 4.10 mostram o funcionamento do flip-flop D e do flip-flop JK disparados pela borda descendente, respectivamente. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-20 Exemplo 4.12: traçar as formas de onda para as saídas do flip-flop que segue, a partir das formas de onda fornecidas. J Q C QK ajusta preset CK Q CK J Q K ajusta Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-21 4.3 Análise de Circuitos Seqüenciais Circuitos seqüenciais podem ser facilmente reconhecidos pelo fato de serem constituídos de flip-flops, além de outras portas, possivelmente. Se por um lado, os diagramas esquemáticos são suficientes para especificar perfeitamente a estrutura, o comportamento de um circuito seqüencial é mais difícil de ser descrito, demandando mais recursos de representação. Dentre os recursos normalmente empregados na descrição do comportamento de circuitos seqüenciais estão os diagramas de estados, as tabelas de transição de estados, as tabelas de saídas (que nada mais são que tabelas verdade) e as equações Booleanas. Denomina-se análise ao processo de descrever o funcionamento de um circuito a partir da descrição de sua estrutura. Assim, dado o esquemático de um circuito seqüencial, desejamos determinar seu comportamento, o que deverá ser feito com o uso dos recursos citados acima. Exemplo 4.13: determinar a tabela de transição de estados, a tabela de saída e o diagrama de estados para o circuito seqüencial mostrado na figura 4.21. CK cnt D1 Q1 C Q1 YD0 Q0 C Q0 Figura 4.21 - Exemplo de circuito seqüencial. O circuito apresenta uma entrada (cnt) e uma saída (Y). Além disso, há 2 flip-flops D, cujo conteúdo representa o estado em que o circuito se encontra. O primeiro passo na análise é determinar as equações Booleanas para as entradas de cada flip-flop, em função da entrada externa cnt e das saídas dos flip-flops (Q0 e Q1). Deste modo, as equações são: D0 = cnt ⊕ Q0 = cnt ⋅Q0 + cnt ⋅ Q0 (4.2) D1 = cnt ⋅Q1 +cnt ⋅ Q1⋅ Q0 + cnt ⋅Q1 ⋅Q0 (4.3) As equações 4.2 e 4.3 são chamadas equações de excitação, uma vez que elas descrevem o comportamento dos sinais que são aplicados às entradas dos flip-flops, os quais irão determinar o estado do circuito seqüencial para o próximo ciclo de relógio. Aplicando as Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-22 equações de excitação às equações características dos flip-flops, obtém-se as chamadas equações de estado. Nesse exemplo, os flip-flops são do tipo D. Para este tipo de flip-flop, Qt+1 = Dt (ou seja, a saída copia a entrada). Então, as equações de próximo estado são: Q0t +1 = cnt ⋅Q0 t +cnt ⋅ Q0t (4.4) Q1t +1 = cnt ⋅Q1t +cnt ⋅ Q1t ⋅ Q0t + cnt ⋅Q1t ⋅Q0t (4.5) Com relação à saída, a equação que a descreve é: Y = Q0 ⋅Q1 (4.6) Utilizando as equações de estado, é possível montar-se a tabela de transição de estados do circuito. Nas colunas mais à esquerda dessa tabela estão os valores referentes às variáveis de entrada e ao estado atual, enquanto que nas colunas mais à direita estão os valores correspondentes ao próximo estado associado a cada combinação de entradas. O estado de um circuito seqüencial é definido pelos valores binários armazenados nos seus flip-flops. No caso em análise, há dois flip-flops. Logo, o número de estados possíveis para esse circuito é quatro, pois as variáveis (Q0,Q1) podem valer 00, 01, 10 ou 11. Além disso, existe somente uma variável de entrada: cnt. A tabela de transição de estados é mostrada a seguir. entrada estado atual próximo estado cnt Q1t Q0t Q1t+1 Q0t+1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 1 1 0 1 1 0 1 1 0 1 1 1 1 1 0 0 Tabela 4.11 - Tabela de transição de estados para o circuito da figura 4.21. A tabela de transição de estados apresenta 8 combinações de entradas referentes aos 4 estados do circuito (estado atual), combinados com os 2 valores possíveis para a entrada cnt. Associado a cada uma destas combinações existe um estado que será armazenado pelo circuito após a próxima borda ascendente do sinal de relógio, que é o chamado próximo estado. O próximo estado é definido pelas equações de estado 4.4 e 4.5. Na tabela 4.11 é possível notar que, sempre que cnt vale 0, o próximo estado é igual ao estado atual, ou seja, o circuito não irá mudar de estado. Porém, quando cnt vale 1, o circuito muda de estado na chegada de uma borda ascendente do relógio. A partir da equação da saída, monta-se uma tabela de saída. Essa tabela mostra o valor da saída Y para cada combinação entre a entrada cnt e as variáveis do estado atual (ou seja, as mesmas combinações do lado esquerdo da tabela 4.11). A tabela de saída é mostrada a seguir. Note que, conforme já descreve a equação, Y independe da entrada cnt. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-25 Somente a tabela de saída será diferente, uma vez que a equação de saída é diferente. A tabela de saída para o circuito da figura 4.24 é mostrada a seguir. entrada estado atual saída cnt Q1t Q0t Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 Tabela 4.13 - Tabela de saída para o circuito da figura 4.24. O diagrama de estados para esse circuito é um pouco diferente do diagrama mostrado na figura 4.22: além de se anotar as condições de entrada para a transição ocorrer em cada aresta, anotam-se também os valores das saídas. O diagrama de estados para o circuito da figura 4.24 é mostrado na figura 4.25. Q1Q0=00 Q1Q0=01 Q1Q0=11 Q1Q0=10 cnt=1 / Y=0 cnt=0 / Y=0 cnt=1 / Y=0 cnt=1 / Y=0 cnt=1 / Y=1 cnt=0 / Y=0 cnt=0 / Y=0 cnt=0 / Y=0 Figura 4.25 - Diagrama de estados para o circuito seqüencial da figura 4.24. Na figura 4.26 são mostradas formas de onda que ilustram uma possível operação do circuito da figura 4.24. O circuito conta de 0 até 3. No meio do ciclo em que a contagem atinge o valor 3 (e portanto, Y=1), o sinal cnt passa a valer 0, o que suspende a contagem e faz Y passar para 0. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-26 Q1 CK Q0 cnt Y t0 t1 t2 t3 Figura 4.26 - Diagrama de tempos para uma possível operação do circuito seqüencial da figura 4.24. Introdução aos Sistemas Digitais (v.2001/1) José Luís Güntzel e Francisco Assis do Nascimento 4-27 4.4 Modelos de Circuitos Seqüenciais (Máquinas de Estados) Cada um dos circuitos estudados nos dois exemplos anteriores (4.13 e 4.14) corresponde a um dos dois modelos possíveis para circuitos seqüenciais, quais sejam: • modelo dependente dos estados ou modelo de Moore (exemplo 4.13) e • modelo dependente das entradas ou modelo de Mealy (exemplo 4.14). No caso do modelo de Moore, as saídas dependem única e exclusivamente do estado em que o circuito se encontra, de modo que uma mudança nos valores das entradas só toma efeito após a próxima borda do relógio. Já no caso do modelo de Mealy, as saídas dependem não somente do estado em que o circuito se encontra, mas também do valor atual das entradas externas, de modo que se estas se alteraram ainda antes da troca de estados, as saídas do circuito podem se alterar. As figuras 4.27 e 4.28 mostram os diagramas de blocos para o modelo de Moore e de Mealy, respectivamente. D1 Q1 Q1 FF1 D2 Q2 Q2 FF2 D3 Q3 Q3 FF3 ... lógica de próximo estado lógica de saída I1 I2 Ik O1 O2 On ... ... saídas entradas CK ...... ... Figura 4.27 - Diagrama de blocos para o modelo de Moore. Nestes diagramas, o bloco combinacional foi subdividido em dois blocos: um responsável exclusivamente pela geração do próximo estado, denominado bloco de próximo estado (pois implementa as equações de estados) e um que gera os valores das saídas, denominado bloco de saída. Além destes dois blocos de lógica combinacional, existe um conjunto de flip-flops que armazenam o estado do circuito. O número de estados possíveis do circuito é 2n, com n sendo o número de flip-flops. No caso dos exemplos 4.13 e 4.14, o bloco de saída é constituído apenas pela porta E que gera o sinal de saída Y. Já o bloco de próximo estado contém as portas que estão à esquerda dos flip-flops. Essas portas implementam as funções de estado.
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